【导读】芯片和硬件设计为coding之后AI应用另一大赛道。OpenAI的GPT-6近期演示了PCB设计。以GPT-6 为底层模型, 我们自研的PCBgen Harness，在三组真实设计任务中证明了如下优势： 2026年9月，GPT-6的发布再次拓展了人们对通用大模型能力的想象。通用大模型已经能够理解设计需求、调用 EDA工具，甚至自主完成部分电路与PCB设计。新的问题不再只是“AI能不能画出电路”，而是：生成的设计能否完整实现、经得起工程检查、通过关键指标验证-并且以可接受的时间与成本做到这一点？ PCBgen Harness：让大模型在工程轨道上做设计 需求与模块规划→器件与拓扑选型→电路生成与装配→检查与适用的仿真→原理图输出 图1｜PCBgen Harness 设计流程：从需求、电路设计、检查门禁与仿真验证，到 Layout Harness 衔接的 PCB 物理实现 设计不是一次生成，而是可定位、可修复的持续迭代 参数问题→参数求解、拓扑问题→电路调整、器件问题→重新选型 图2｜分层验证与局部修复机制：检查和仿真反馈关联到具体设计对象，按参数、拓扑、器件分类修复，复核变更影响后重新验证 三个案例：PCB Harness优于GPT-6 Astra的地方 从单模块求解到板级系统交付，再到工业多约束系统设计，三个案例分别检验求解效率、校核完整性与系统协同能力。 对照组为GPT-6 Astra：由GPT-6独立推进设计；实验组为PCBgen：同样以GPT-6为底层模型，接入PCBgen Harness，以器件知识、工程约束和验证反馈组织设计流程。模型相同，差异只在Harness。 任务是一个Buck电源模块：标称输入32V、目标输出20.15V、最大负载1A，要求通过PSpice仿真验证。 共同验收条件： 输入32V、负载1A，目标输出20.15V，按Spec允许范围验收。两组均完成了满足要求的电路设计并通过PSpice 仿真验证-结果打平，比的是代价。 注：M表示百万Token。 PCBgen节省13.5分钟设计时间，少消耗96M Token。这一差距直接来自Harness的三项机制： • 资料复用： GPT-6 Astra需要从数据手册中查找并理解公式来计算元件参数；PCBgen的PCB-KG器件知识库已结构化存储器件参数、引脚和设计关系，选型与计算直接查询。 •计算结果复用：参数计算结果、当前电路和仿真记录以结构化状态保存，后续步骤直接读取，修改时不必让模型重新整理整套设计。 • 算法辅助调参：对适用的参数调整任务，由参数计算与优化工具给出调整值，再通过仿真检验是否达标，而非依赖模型逐轮试错。 专业工具承担计算，模型集中处理方案判断-这是PCBgen在同等结果下显著降低时间与Token成本的根本原因。 任务是一套MCU系统：5V 输入、3.3V/300mA 供电，具备SWD调试、一路UART、一路I2C和状态灯，双层板尺寸不超过50×40mm。两组-GPT-6 Astra+KiCad与PCBgen Harness+KiCad-均需从设计规格完成原理图、PCB布局布线及制造资料输出。 两组都交出了可编辑原理图、已布线PCB和制造资料。差别在于：交付的设计是否真正经过了完整检查。 GPT-6 Astra为什么漏掉了ERC？它在使用KiCad命令行时判定没有sch erc入口，于是直接跳过了ERC。后续我们用同一版本KiCad 9.0.9复核两组交付的原理图：GPT-6 Astra检出2项错误，PCBgen为0项。两项错误分别涉及稳压器输入和MCU网络-连接已经存在，但供电来源未声明为电源驱动。这类问题不会在DRC或连接比对中暴露，只有ERC能发现。 在原理图-PCB一致性检查环节，GPT-6 Astra再次选择自编脚本，结果虽然通过，但额外消耗了Token和时间，且检查口径取决于模型临时编写的逻辑。 PCBgen Harness的做法是把必要检查写进阶段交付要求： 每个阶段必须输出对应的电路、网表或检查结果，后续阶段据此继续设计；发现问题即修改并复查。“文件已经生成”不能代替“检查已经通过”。 检查项由Harness规定，而不是由模型临场决定做或不做-这正是PCBgen不会出现“漏检”的原因。 更值得注意的是，严格校核并没有以牺牲方案为代价：PCBgen组使用17件器件，比GPT-6 Astra组21件减少约19%。PCBgen组主控为STM32G030F6P6，GPT-6 Astra组为STM32F030F4P6，均采用TSSOP-20封装，器件数差异来自芯片与外围方案的选择。这说明明确的工程检查要求与充分的选型空间可以相互配合：Harness守住正确性底线，模型在底线之上寻找更精简的方案。 本例体现PCBgen的全流程校核与工程交付能力：原理图、PCB及制造资料齐全，每一项规定检查都有对应结果；在更少时间、更少器件的前提下，交付了一份经过完整校核的设计。 图3｜MCU系统对照：两组底层模型均为GPT-6；PCBgen Harness组ERC、DRC均为0违规，GPT-6 Astra组未执行ERC，复核检出2项错误 本案例来自客户的真实项目。出于保密要求，以下只介绍任务特点与关键结果，不展示具体方案、器件选型与原理图。 两组面对的是一项工业级高压电池管理系统设计：包含多路高压采样、主动绝缘检测、隔离通信与隔离供电，需要在有限的板级空间内协调高低压域。难点不只是器件数量多，而是约束相互牵连：高阻采样对漏电敏感，隔离器件要兼顾耐压与长期绝缘要求，主控选型同时受可靠性等级、接口和引脚资源约束，不同参考地之间的连接关系也必须严格区分。 GPT-6 Astra+KiCad：设计推进中需要频繁人工决策，在架构选型、方案调整和部分电路设计之间反复。最终只形成了局部原理图，未能持续完成剩余电路、解决跨模块问题，也未能形成完整交付。 PCBgen Harness+KiCad：人工介入只集中在少数关键工程原则上，例如接地与参考地的划分规则，以及多个可行方案之间的取舍偏好。确认这些原则后，PCBgen按芯片选型、方案规划和电路设计分阶段推进，完成主控、高精度采样和隔离通信等关键器件的选型，并落实到模块原理图与系统连接。 这正是Harness在复杂系统中的价值：结构化设计状态让近20个模块之间的接口与约束始终可追踪；阶段化门禁让每一步都建立在已验证的结果之上；人从“逐项指导模型”转变为“只做关键工程决策”。PCBgen同时处理采样、绝缘检测、供电和通信要求，把局部电路集成为一套完整、可交付的工业系统。 通用大模型越来越强，为什么还需要PCBgen Harness？ 三个案例中两组的底层模型都是GPT-6，给出的却是同一个答案-决定工程结果的，不只是模型，更是模型所处的工作框架： 把确定性的工程要求沉淀到流程中，把需要判断和探索的空间留给模型。 这也包括一个容易被忽略的问题：检查通过的是哪一版，最终交付的就应是哪一版。当器件、参数或连接发生变化，相关检查需要随之更新，避免用旧结果证明新设计。PCBgen将版本对应关系纳入交付管理-结构化设计状态保留了“改了什么、影响哪里、需要复查什么”的依据，使后续工作能够接着已有设计推进，而不是推倒重来。 这种能力也延续到PCB物理实现。PCBgen的Layout Harness已对KiCad调用和布局布线过程进行编排，将原理图中的器件与网络关系带入PCB，并组织版图检查和迭代修改；两个阶段通过工程数据和检查反馈衔接，形成完整的设计主线： Spec→Schematic→Validation→Layout→Iteration 让AI不只会生成电路，更懂工程 随着基础模型能力增强，大模型将承担更多需求理解、方案判断和工具操作。PCBgen持续深化设计知识、工程约束和验证工具之间的联系：把知识用于设计，把检查落到结果，把反馈用于修改。 从Spec→Schematic，到Layout Harness衔接的物理实现，PCBgen交付的不只是一份“生成出来的电路”，而是一份能够被检查、被修改、并附带对应验证记录的工程设计。 我们希望把通用大模型的智能，与电子设计领域长期积累的知识、工具和工程方法真正连接起来。
